Traitement numérique du signal sur DSP et FPGA

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Du 5 au 7 février 2013Gardanne (13)
Objectifs : En précisant les notions de bases et en illustrant le protocole de développement par des exemples concrets de mise en oeuvre, cet atelier vise à présenter les deux grandes familles de solutions technologiques de traitement numérique du signal dans l’embarqué : les processeurs DSP et les FPGAs.

PROGRAMME


(Du 5 au 7 février de 9h à 18h)

Jour 1 : DSP



8H30- Accueil
  • Introduction au traitement numérique des signaux
    - L’échantillonnage et la numérisation des signaux : théorème de Shannon
    - La numérisation des signaux, panorama des différentes technologies des ADC & DAC
    - Exemple de mise en œuvre matérielle, les pièges à éviter
    - Notion de base de traitement numérique du signal : aspect temporel, aspect fréquentiel Le produit de convolution. Le filtrage et la transformée de Fourier.

  • Algorithmes et outils de simulations
    - Présentation des algorithmes de base filtre FIR et FFT
    - Présentation des outils modernes de traitement du signal. Matlab, et les environnements intégrés pour processeur de traitement du signal VDSP, DSP Studio.

  • Mise en œuvre d’algorithme sur une architecture DSP
    - Démystification du DSP
    - Présentation des architectures modernes de DSP : MAC, ALU, architectures DualMAC et SIMD. Gestion de Flux de données : DMA. Gestions de périphériques embarqués
    - Présentation des outils de développement : IDE, RTOS...
    - Conseils de mise en œuvre matérielle.

  • Atelier de mise en œuvre d’une architecture DSP (3H00)
    - Intégration d’un algorithme de FFT sur DSP Blackfin BF53X sur simulateur VisualDSP.


Jour 2 : DSP (suite et fin) et FPGA



Matin : DSP – suite et fin
  • TP de mise en œuvre d’une architecture DSP
    - Intégration sur carte d’évaluation EZKit BF533 d’un filtrage par FFT.
    - Présentation de la carte EZKit BF533
    - Présentation du firmware
    - Implémentation d’un DMA. Portage du code réalisé lors de la journée 1 sur la cible matérielle
    - Test et Validation. Benchmark de la solution.

  • Synthèse/Discussions sur la technologie DSP (0H45)
    - Les difficultés, les pièges à éviter, les ressources à mettre en œuvre.
    - Exemple de design industriels

Après-midi : Présentation et théorie du FPGA
  • Mise en œuvre d’algorithme sur une architecture FPGA
    - Pourquoi un FPGA ?
    - Présentation des architectures modernes de FPGA Xilinx, Altera, Lattice.
    - Présentation des outils de développement standards

  • Workflow, Design Entry (VHDL, Schémas, contrainte), Synthèse, Placement routage, exploitation des rapports


Jour 3 : FPGA



Matin :
  • TP n°1 - Mise en oeuvre des éléments de base du FPGA
    - IOs, PLL, Contraintes
  • Présentation des outils avancés
    - REVEAL : Analyseur logique embarqué
    - ORCA : Interface invasive JTAG
    - Visualisation post compilation et interprétation

Après-midi :
  • Présentation des blocs de traitement du signal
    - Ressources internes (Cellules DSP, mémoires et blocs de communications)
  • TP n°2 - Mise en œuvre des blocs de traitement du signal avancés
    - Mise en œuvre de process de filtrages configurables
  • Discussion d’intérêt général
  • Synthèse sur les spécificités FPGA/DSP
    - Questions/Réponses spécifiques sur les projets des participants

Intervenants :
- Richard SALVETAT - Société ARBOS INGENIERIE.
- Nicolas RODIER ou Lin BRUNEL - Société TACHYSSEMA

Lieu :
Centre de Microélectronique de Provence
880 route de Mimet
13120 Gardanne

Personnes concernées :
PMEs, startups ou bureaux d’études du secteur électronique au sens large, ayant développé des applications de traitement du signal qui veulent se perfectionner ou qui envisagent de développer pour la première fois ce type d’applications.

Les prérequis minimum pour la participation à l’atelier sont les suivants :
- Connaissances générales préalables en architectures électroniques et/ou en développement de logiciel embarqué.
- Savoir programmer en langage C

Participation aux frais :
  • Pour les PME adhérentes CAP’TRONIC : prise en charge totale du coût de l’inscription dans la limite de 10 hommes/jour de formation dans l’année d’adhésion.
    L’inscription sera validée à réception d’un chèque de caution de 100 €TTC par personne, qui sera renvoyé au participant après l’atelier. En cas d’absence non remplacée à l’atelier, la caution sera encaissée et une facture sera établie.
    Chèque de caution à retourner par courrier à :
    JESSICA France – CEA Grenoble Bât. 51C – 17 rue des Martyrs – 38054 GRENOBLE CEDEX 09.
  • Si vous êtes une PME non adhérente, vous pouvez adhérer à l’association JESSICA France pour un montant de 598,00 €TTC, pour cela contactez l’ingénieur CAP’TRONIC.
  • Pour les entreprises non éligibles (*), les PME non adhérentes : 400 € HT/jour/personne
    1200 € HT soit 1435,20 € TTC (TVA 19,6 %) pour les 3 journées et par personne.
  • Pour les centres de compétences publics, membres actifs de JESSICA France :
    Nous contacter.
  • Pour les centres de compétences publics, qui ne sont pas membres actifs de JESSICA France :
    Nous contacter.

(*) Critères d’éligibilité : Toute PME de droit français, de taille inférieure à 2000 personnes n’étant pas détenue à plus de 50% par un groupe de plus de 2000 personnes

Contacts :
Alain BRITON : briton@captronic.fr
Jean-Luc BAUDOUIN : baudouin@captronic.fr

PROGRAMME EN BAS DE PAGE

Inscriptions : Janique PERNOUD : pernoud@captronic.fr

Avant le 30 janvier 2013

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Le programme CAP’TRONIC est financé par le Ministère de l’Economie et des Finances.