ATELIER Traitement numérique du signal. Les notions de bases et la mise en œuvre sur DSP et FPGA

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Du 22 au 23 novembre 2012TALENCE (33)
Objectifs : En précisant les notions de bases et en illustrant le protocole de développement par deux exemples concrets de mise en œuvre, cet atelier vise aussi à présenter les deux grandes familles de solutions technologiques de traitement numérique du signal dans l’embarqué : les processeurs DSP et les FPGAs.
PROGRAMME

Jour 1 : Traitement du signal sur DSP

8H30- Accueil

8H45 - Introduction au traitement numérique des signaux :
L’échantillonnage et la numérisation des signaux : Théorème de Shannon,
La numérisation des signaux, panorama des différentes technologies des ADC & DAC.
Exemple de mise en œuvre matérielle, les pièges à éviter.
Notion de base de traitement numérique du signal : aspect temporel, aspect fréquentiel. Le produit de convolution. Le filtrage et la transformée de Fourier

10H15 Algorithmes et outils de simulations
Présentation des algorithmes de base filtre FIR et FFT.
Présentation des outils modernes de traitement du signal : Matlab.

11H30 Synthèse d’un filtre numérique sous Matlab

12H00 Pause déjeuner

13H30 – Mise en œuvre d’algorithme sur une architecture DSP
Démystification du DSP.
Présentation des architectures modernes de DSP : MAC, ALU, architectures DualMAC et SIMD. Gestion de Flux de données : DMA. Gestions de périphériques embarqués
Présentation des outils de développement : IDE, RTOS...
Conseils de mise en œuvre matérielle.

15H15 – Atelier de mise en œuvre d’une architecture DSP :
Intégration d’un algorithme de filtrage par FFT sur DSP Blackfin BF53X

17H15 : Synthèse/Discussions sur la technologie DSP
Les difficultés, les pièges à éviter, les ressources à mettre en œuvre. Exemple de design industriels

Jour 2 : Traitement du signal sur FPGA

8H30- Accueil

8H45 - Mise en œuvre d’algorithme sur une architecture FPGA :
Pourquoi un FPGA ?
Présentation des diverses architectures de FPGA (Xilinx, Lattice, Altera, Atmel, Actel) et leurs marchés respectifs
Présentation des outils de développement et intégration

10H30 Développement d’application de traitement du signal en VHDL
Implémentation d’algorithmes en pipeline de
traitement de flux rapides en temps réel, avec
boucles de contrôle à bande passante réduite
Exemples de pré/post-traitement dans les phases
d’entrées/sorties

12H00 Pause déjeuner

13H30 – Atelier de mise en œuvre d’une architecture FPGA :
Intégration d’un algorithme de filtrage FIR/IIR vidéo sur FPGA Lattice
Méthodes de visualisation de données sur cible

15H45 – Synthèse/Discussion sur la technologie FPGAs
Quelles sont les missions à donner à un FPGA ? Quels sont les types d’algorithmes adaptés/optimisés avec cette technologie ?

16H15 – Conclusions & Table Ronde « DSP/FPGA un couple gagnant »
Stratégie de développement d’application de traitement du signal duale DSP/FPGA. Présentation d’exemples pratiques de mises en œuvre industrielles.
Ressources nécessaires, difficultés.

INFORMATIONS PRATIQUES

Intervenants :
Richard SALVETAT - Société ARBOS INGENIERIE.
Nicolas RODIER ou Lin BRUNEL - Société TACHYSSEMA

Personnes concernées
 :
PMEs, startups ou bureaux d’études du secteur électronique au sens large, ayant développé des applications de traitement du signal qui veulent se perfectionner ou qui envisagent de développer pour la première fois ce type d’applications.

Prérequis :
Connaissances générales préalables en architectures électroniques et/ou en développement de logiciel embarqué.
Savoir programmer en langage C

Date et lieu : 22 et 23 novembre 2012 de 09h00 à 18h00 – ENSEIRB/MATMECA - Domaine Universitaire - 1 av du Docteur Schweitzer - 33405 TALENCE CEDEX

Participation aux frais :
Pour les adhérents CAP’TRONIC : prise en charge totale du coût de l’inscription dans la limite de 10 jours d’atelier dans l’année d’adhésion de l’entreprise.

Pour les adhérents CAP’TRONIC, pour lesquels la participation à l’atelier est donc gratuite, l’inscription sera validée à réception d’un chèque de 100 €TTC par personne qui sera renvoyé au participant après l’atelier. En cas d’absence non remplacée à l’atelier, la caution sera encaissée et une facture établie.
Si vous êtes une PME non adhérente, vous pouvez adhérer à l’association JESSICA France pour un montant de 598,00 €TTC, pour cela contactez l’ingénieur CAP’TRONIC.
Pour les grandes entreprises et les PME non adhérentes :
956,80 € TTC (TVA 19,6 % incluse), soit 800 € HT pour les deux journées.

Remarque : Nous n’avons pas de numéro d’agrément de formation continue.

Contact et inscription :
Thierry ROUBEIX : 05 57 02 09 62 – Réservez votre place par email au plus tôt : roubeix@captronic.fr
Retournez votre chèque d’inscription par courrier : JESSICA France - Parc d’activité Georges Petit - 43-47 rue Marcel Sembat - 33130 BEGLES
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Le programme CAP’TRONIC est financé par le Ministère de l’économie, de l’industrie et du numérique.