Linux embarqué : Mise en oeuvre d’un FPGA et Communication avec Linux

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Du 17 au 19 juin 2014Strasbourg
L’objectif de cette formation est de permettre au développeur d’acquérir les bases nécessaires à la réalisation autonome d’un premier projet comprenant un FPGA dans un environnement LINUX.


Au niveau pratique, la formation s’appuiera sur un kit constitué d’une carte processeur AFP27 (processeur IMX27 et FPGA Spartan 3A Xilinx) de sa carte de développement APF27Dev, d’un écran tactile 7’’ LW700AT ainsi que tous les accessoires nécessaires (fourniture par la société ARMADEUS). Cette session de formation s’appuiera sur une intervention magistrale, des moments où seront utilisés les concepts théoriques vus précédemment dans le contexte du projet de l’entreprise des stagiaires et enfin par une mise en pratique sur les kits Armadeus.

Programme :

  • Prise en main de l’environnement de développement :
    - Installation de la machine virtuelle VirtualBox
    - Le BSP Armadeus : Développement GNU/Linux embarqué
    - Les outils Xilinx : Développement FPGA. FPGA :
    - Présentation et généralité
    - CLB, IOB, interconnexion
    - Les slices : LUTs, bascules et multiplexeurs
    - Les autres ressources :la RAM, les multiplieurs
  • L’interconnexion avec le CPU :
    - Cas générique, sur le bus système : APFxx Armadeus
    - Cas spécifique, sur le bus AXI : AP SoC Xilinx Zynq
  • Mise en oeuvre du FPGA sur un système embarqué GNU/Linux :
    - Rappels système embarqué GNU/Linux
    - Prise en main sous U-Boot
    - Flashage et chargement du firmware FPGA sous U-Boot
    - Chargement dynamique du firmware FPGA sous Linux
    - Comparaison avec le AP SoC Xilinx Zynq VHDL :
    - Concepts généraux du langage VHDL
    - Déclaration d’une entité
    - Définition d’une architecture
    - Les opérateurs combinatoires et séquentiels
    - Les pièges
    - Les Templates Xilinx : Exemple des Blocks RAM
  • Création d’une IP simple :
    - Conception de l’IP
    - Simulation de l’IP avec GHDL et Isim
    - Synthèse de l’IP avec ISE
    - Test de l’IP dans le FPGA
  • Création d’une IP communiquant avec le processeur ARM :
    - L’interconnexion avec le processeur
    - Les registres mappés en mémoire
    - Communication sous U-Boot
    - Communication basique sous Linux
    - Rappels développement de driver Linux
    - Communication avancée sous Linux : Le driver de l’IP
    - Utilisation de l’interruption FPGA.
  • Réutilisation d’IP et standardisation :
    - Le bus Wishbone
    - Les IPs OpenCores
    - Les IPs Xilinx, les bus PLB, AXI
    - Implémentation Wishbone pour l’APF27
    - Création manuelle d’une IP Wishbone
    - Peripherals On Demand
    - Création d’un composant POD
    - Utilisation contrôleur d’interruption Wishbone
    - Intégration d’une IP OpenCores : Contrôleur I2C
    - Intégration du driver Linux pour le Contrôleur I2C OpenCores

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Programme et Inscription


Pré-requis :
Cet atelier s’adresse aux ingénieurs de développement qui souhaitent développer des applications sur un système embarqué GNU/Linux connecté à un FPGA.
Les pré-requis pour pouvoir suivre le suivre correctement sont :
- La maîtrise du langage C
- La maîtrise des commandes de base GNU/Linux
- Notion de développement de driver pour le noyau Linux
- Notion de langage VHDL

Intervenant :
Yvan Roch - EmbeddedWire - Ingénieurs Logiciel, Spécialistes en système embarqué Linux.

Coût et conditions d’inscription :

Pour les adhérents CAP’TRONIC : prise en charge totale du coût de l’inscription dans la limite de 10 hommes.jour dans l’année d’adhésion de l’entreprise.
La participation à l’atelier est donc gratuite, l’inscription sera validée à réception d’un chèque de 100 €TTC par personne qui sera renvoyé au participant après l’atelier. En cas d’absence non remplacée à l’atelier, la caution sera encaissée et une facture établie.

Si vous êtes une PME non adhérente, vous pouvez adhérer à l’association JESSICA France pour un montant de 600,00 €TTC, pour cela contactez l’ingénieur CAP’TRONIC.

Pour les grandes entreprises et les PME qui ne souhaitent pas adhérer : 1200 € HT pour les trois journées.

Inscription obligatoire avant le 10 juin 2014 par courrier à l’adresse indiquée dans le programme ou bien ci-dessous.

Dates : le 17, 18 et 19 juin de 9h à 17h

Lieu :
Strasbourg (à définir suivant les participants)

Contact :
Jean-Christophe MARPEAU - 03 83 59 56 51
Crédits © JESSICA FRANCE 2005 - 2016
Le programme CAP’TRONIC est financé par le Ministère de l’Economie et des Finances.