RISC-V
RISC-V est une architecture de jeu d’instructions qui présente l’intérêt d’être ouverte et libre. Elle est ainsi utilisée librement par l’enseignement, la recherche et l’industrie.
Le SiFive E31 Standard Core est le cœur RISC-V le plus déployé au monde. Il est économe en énergie et offre les hautes performances nécessaires pour les applications IoT de demain.
Cette formation explique l’architecture RISC-V et son implémentation dans le cœur SiFive E31, qui tout en étant une simple architecture 32 bits, offre des mécanismes sophistiqués (protection de la mémoire physique, interruption globales et externes et unité de débogage).
L’environnement de développement (Microsemi LiberoSoC PolarFire v2.2, SoftConsole v5.2 et AVMPF300TS (Microsemi PolarFire-based) board) sera également expliqué afin de créer une plateforme hardware et le logiciel associé pour la programmer.
OBJECTIFS
Comprendre l’architecture RISC-V et l’implantation du coeur SiFive E31
Identifier et maitriser les mécanismes sophistiquées tels que la protection de la mémoire, la gestion des interruptions globales et externes
Comprendre comment synthétiser son design et créer et déboguer la partie logicielle.
PUBLIC VISE
Tout profil technique souhaitant connaître les bases de l’architecture RISC-V et l’implémenter.
PREREQUIS
Connaissances de base en processeur et technologie FPGA
Connaissances de base en langage VHDL
Connaissances de base en langage C
Un PC avec webcam, haut-parleur et micro et une liaison Internet sont requis.
PRIX
Non-adhérent : 1000€ HT
Adhérent CAP’TRONIC : 800€ HT
LIEU
Formation à distance : Les accès à un outil informatique en ligne adapté seront fournis au stagiaire avant le démarrage de la formation. Aucun logiciel spécifique n’est à installer. Seule une connexion à Internet est requise
PROGRAMME
Introduction to RISC-V ISA Modules
• RV32-I/E and RV64-I/E Base Integer Instruction SET
• Integer Multiplication and division
• Atomic Instructions
• Floating Point precision(Single-double-Quad)
• Compressed Instructions
• SIMD instructions
• User-Level interrupts
Privileged Architecture
• Control and Status Registers (CSRs)
• Machine-Level ISA
• Control and Status Registers (CSRs)
• Machine-Level ISA
• Supervisor-Level ISA
• RISC-V Interrupts
SiFive E31 Core and Interfaces
• Core Complex Interfaces
• Memory Map
• Interrupts
• Platform-Level Interrupts Controller
• Core Local Interrupter (CLINT)
• Physical Memory Protection
Libero SoC PolarFire :
• Microsemi FPGA & SoC overview
• Libero SoC PolarFire overview
• Create and Design
• Constraint management
• TestBench and Simulations
• Program and Debug
• Microsemi tool’s
Demo : Create a New Project
Demo : TestBench, Simulation
Demo : Synthesize the design
Demo : Place & Route
Programming the RISC-V Core
• SoftConsole
o Overview and Firmware drivers
o Supported platforms
o Packages
o Related Microsemi Tools and resources
o RISC-V Hardware Abstraction Layer (HAL)
• SmartDebug
o Introduction and SmartDebug User Interface
o Using SmartDebug
o Create Standalone SmartDebug Project
o Programming Connectivity and Interface
• RISC-V project
• Debugging and Troubleshooting
Demo : Building a RISC-V Processor subsystem
Demo : Creating a RISC-V SoftConsole Project
Demo : Managing
ORGANISATION
Moyens pédagogiques : Outil de visioconférence - Support de cours - Etude de cas
Moyens permettant d’apprécier les résultats de l’action : Evaluation de l’action de formation par l’envoi d’un questionnaire de satisfaction.
Moyen permettant de suivre l’exécution de l’action : Evaluation des connaissances via un questionnaire avant et après la formation.
Sanction de la formation : Attestation d’assiduité
RENSEIGNEMENTS ET INSCRIPTION
Florence CAGNARD, cagnard@captronic.fr - 01 69 08 60 54
Pour toute question y compris les conditions d’accès pour les publics en situation de handicap.
FORMATION : INITIATION RISC-V - 28 au 29 septembre 2021
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