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FORMATION : RISC-V

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Cette formation a pour but de comprendre l’architecture RISC-V et l’implémentation du cœur SiFive E31. Ainsi les mécanismes sophistiqués tels que la protection de la mémoire, la gestion des interruptions globales et externes seront abordés. La mise en œuvre de l’architecture RISC-V sera réalisée en utilisant l’environnement de développement de Microsemi via les outils de développements Libero SoC PolarFire et d’intégration du logiciel.

Inscription en ligne

Programme :

Introduction to RISC-V ISA Modules
• RV32-I/E and RV64-I/E Base Integer Instruction SET
• Integer Multiplication and division
• Atomic Instructions
• Floating Point precision(Single-double-Quad)
• Compressed Instructions
• SIMD instructions
• User-Level interrupts

Privileged Architecture
• Control and Status Registers (CSRs)
• Machine-Level ISA
• Control and Status Registers (CSRs)
• Machine-Level ISA
• Supervisor-Level ISA
• RISC-V Interrupts

SiFive E31 Core and Interfaces
• Core Complex Interfaces
• Memory Map
• Interrupts
• Platform-Level Interrupts Controller
• Core Local Interrupter (CLINT)
• Physical Memory Protection

Libero SoC PolarFire :
• Microsemi FPGA & SoC overview
• Libero SoC PolarFire overview
• Create and Design
• Constraint management
• TestBench and Simulations
• Program and Debug
• Microsemi tool’s

Demo : Create a New Project
Demo : TestBench, Simulation
Demo : Synthesize the design
Demo : Place & Route

Programming the RISC-V Core
• SoftConsole
o Overview and Firmware drivers
o Supported platforms
o Packages
o Related Microsemi Tools and resources
o RISC-V Hardware Abstraction Layer (HAL)
• SmartDebug
o Introduction and SmartDebug User Interface
o Using SmartDebug
o Create Standalone SmartDebug Project
o Programming Connectivity and Interface
• RISC-V project
• Debugging and Troubleshooting

Demo : Building a RISC-V Processor subsystem
Demo : Creating a RISC-V SoftConsole Project
Demo : Managing

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